扫描手机二维码

欢迎您的访问
您是第 位访客

开通时间:..

最后更新时间:..

  • 秦熙 ( 副研究员 )

    的个人主页 http://faculty.ustc.edu.cn/qinxi/zh_CN/index.htm

  •   副研究员
论文成果 当前位置: 中文主页 >> 科学研究 >> 论文成果
A low dead time vernier delay line TDC implemented in an actel flash-based FPGA
点击次数:
发表刊物:NUCLEAR SCIENCE AND TECHNIQUES
第一作者:秦熙
通讯作者:秦熙
论文编号:000328922100012
卷号:24
期号:4
ISSN号:1001-8042
是否译文:否
发表时间:2013-08-20
收录刊物:SCI
版权所有 ©2020 中国科学技术大学
地址:安徽省合肥市金寨路 96 号,邮政编码:230026